BrentKnight + verilog   44

Why MyHDL? [MyHDL]
Excellent rationale, including some about System Verilog.

Generates both VHDL and Verilog.
_UNFILED_  Unfiled_2013-10-09_mbair2011_(2nd_level)  to-grok  to-read  stars:5  interoperability  Verilog  VHDL  System  SystemVerilog  python  hdl  embedded  electronics  rationale  MyHDL 
october 2013 by BrentKnight

related tags

A500  abstraction  academic  Agilent  amazon  Amiga  analog  ANSI  antenna  arachne-pnr  arcs  article  ASIC  assertions  AST  Austin  Automation  AutoPilot  Avanti  beginner  BIST  BlueSpec  book  built-in  C  c++  cadence  Calypto  Carver  Catapult  Cetus  checker  checking  circuit  circuit-synthesis  circuitry  circuits  Clash  clone  commercial  commercial:no  commodore  compiler  computers  Conway  coverage  customers-also-bought  CλasH  Daisy  design  digital  dsp  eda  EDIF  EE  EEsof  Effort  electric  electrical  electromagnetic  electronic  electronics  embedded  emulation  engineering  equivalence  Espresso  examples  fiddle  field  formal  Forte  forth  fpga  FpgaC  fpgatools  github  gnu  Graphics  graywold  hack  hardware  hardware-synthesis  Haskell  hdl  hierarchical  hierarchy  High  high-level  HLS  hometown  howto  hw  IC  ICE  icepack  iceprog  IceStorm  in-circuit  INRIA  integrated  interoperability  Intrinsity  introductory  invention  J1a  Java  jobsearch  journal  kickstarter  language  lattice  Lava  Layout  Level  links  lint  linting  lithography  llvm  logic  Logical  LVS  Lynn  Magic  Magma  Mead  Mentor  microelectronics  Minimig  MOSIS  myhdl  nandland  netlist  nodes  official  open  OpenMP  opensource  PAL  parser  parsing  PCB  pdf  photolithography  photomask  Primer  processor  programming  python  rationale  recommended  reference  retro  retro-computing  reversing  rtl  rule  rules  Schematic  self  semiconductor  silicon  simulation  simulator  Slashdot  snippets  soc  software  softwarearchitecture  solvers  source  source-to-source  SPICE  Spice  StackExchange  stars:5  SVA  Synopsys  synthesis  synthesizable  System  systemc  Systems  systemverilog  test  to  to-follow  to-get  to-grok  to-grow  to-order  to-read  to-spelunk  to-study  to-try  to-watch  tools  transformation  translation  tutorial  tutorials  Unfiled_2013-10-09_mbair2011_(2nd_level)  Valid  verification  verilog  Versus  vhdl  video  VLSA  VLSI  wikipedia  Xilinx  yosys  _UNFILED_ 

Copy this bookmark:



description:


tags: